Desenvolva um projeto exe_2.vhd, que implemente as 3 expressões lógicas abaixo
s1 = a + !b
s2 = (a + b) . (c + d)
s3 = (a + b!) . !(c + a.d)
• seu módulo deve ter como saída os sinais contendo o resultado das 3 expressões, portanto, 3 saídas: s1, s2, s3
• Deve ter também 4 sinais de entrada: a, b, c, d
• Todos os sinais são do tipos std_logic (1 bit)
•PASSO 1: Implemente em VHDL
•PASSO 2: Compile com o ModelSim
•PASSO 3: Atribua os seguintes valores das entradas e execute por 100ns.
• a = 1
• b = 0
• c = 0
• d = 1
•PASSO 4: Confira se a saídas foram as seguintes:
• s1 = 1
• s2 = 1
• s3 = 0
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